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[主观题]

图5.28(a)所示电路为同步十进制加法计数器74160和3-8译码器74138组成的电路,74138输出低电平

图5.28（a)所示电路为同步十进制加法计数器74160和3-8译码器74138组成的电路,74138输出低电平

有效,使能端处于有效状态.

(1)74160构成多少进制计数器.

(2)假定74160初始状态Q₃Q₂Q₁Q₀=0000,试对应图5.28(b)的CP脉冲图画出Q₃、Q₂、Q₁、Q₀和Y的输出波形.

图5.28（a)所示电路为同步十进制加法计数器74160和3-8译码器74138组成的电路,7413

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更多“图5.28(a)所示电路为同步十进制加法计数器74160和3…”相关的问题

第1题

图P6.24所示电路是用二-十进制优先编码器741S147和同步十进制计数器74160组成的可控分频器,试

说明当输入控制信号A'、B'、C'、D'、E'、P'、G'、H'、I分别为低电平时由Y端输出的脉冲频率各为多少.已知CLK端输入脉冲的频率为10kHz.

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第2题

4位双向移位寄存器74194和3-8线译码器74138构成的电路如图5-13所示,分析该电路功能,画出该电路

有效状态的时序波形图,S0的输入是一个正脉冲.

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第3题

图P11.5所示电路是用CB7520和同步十六进制计数器74LS161组成的波形发生器电路.已知CB7520的,试

图P11.5所示电路是用CB7520和同步十六进制计数器74LS161组成的波形发生器电路.已知CB7520的,试画出输出电压v₀的波形,并标出波形图上各点电压的幅度.

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第4题

位二进制加法计数器CT74161和集成单稳态触发器CT74LS121组成如图P6.10(a)所示的电路.(1)分析CT

位二进制加法计数器CT74161和集成单稳态触发器CT74LS121组成如图P6.10（a)所示的电路.（1)分析CT

位二进制加法计数器CT74161和集成单稳态触发器CT74LS121组成如图P6.10(a)所示的电路.

(1)分析CT74161组成电路,画出转换状态图.

(2)估算CT74LS121组成电路的输出脉宽Tw值.

(3)设CP为方波(周期Td≥1ms),在图P6.10(b)中画出图P6.10(a)中u₁、u₀两点的工作波形.

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第5题

图3-25所示电路为低电平有效的8421码二-十进制译码器,列出该电路的真值表.

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第6题

图T7.5是用两片同步十进制加/减计数器74LS190组成的加/减计数器。74LS190的功能表见表T7.5。C/B

端是进位/借位输出端。在加法计数状态下，当Q₃Q₂Q₁Q₀=1001时，C/B=1，否则为0。在减法计数状态下，当Q₃Q₂Q₁Q₀=0000时，C/B=1，否则为0。试分析在M=1和M=0两种情况下，图T7.5电路各为几进制计数器，各为加法计数器还是减法计数器，并说明在什么情况下输出Y等于1。

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第7题

试求图5. 6(教材图5. 02)所示加法电路的输出电压。

试求图5. 6（教材图5. 02)所示加法电路的输出电压。

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第8题

图3-27所示电路中的每个方框均为2-4线译码器.该译码器输出低电平有效,工作时为低电平有效.要求

图3-27所示电路中的每个方框均为2-4线译码器.该译码器输出低电平有效,工作时为低电平有效.要求:

(1)写出电路工作时F₁₀.F₂₀.F₃₀.F₄₀的逻辑函数表达式.

(2)说明电路的逻辑功能.

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第9题

试用74138和最少数量的二输入逻辑门设计一个不一致电路.当A.B、C三个输入不一致时,输出为1,一致时,输出为0.

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第10题

图P8-9是用16X4位ROM和同步十六进制加法计数器74LS161组成的脉冲分频电路。ROM的数据表如表P8-9

所示。试画出在CP信号的连续作用下D3、D2、D1、D0输出的电压波形，并说明它们和CP信号频率之比。

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