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[主观题]
试用VHDL设计一个16位串行输入→并行输出移位寄存器。
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第3题
试用同步RS触发器和JK触发器附加必婴的门电路构成串行输入、串行输出的移位寄存器，要求画出逻辑图和输出波形。
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第5题
试用4片4位双向移位寄存器74LS194A(见图P6.7)接成一个16位双向移位寄存器。74LS194A可用框图表示。
试用4片4位双向移位寄存器74LS194A（见图P6.7)接成一个16位双向移位寄存器。74LS194A可用框图表示。
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。第8题
用VHDL设计一个串行码流转换电路，一组4位8421码(LSB先输入)从X1输入，在输入第1个数码(LSB)时，字同步信号X2=1，表示一个字(4位)输入开始.该电路能够将输入的8421码转换为余3码输出(LSB先输出)。
用VHDL设计一个串行码流转换电路，一组4位8421码（LSB先输入)从X1输入，在输入第1个数码（LSB)时，字同步信号X2=1，表示一个字（4位)输入开始.该电路能够将输入的8421码转换为余3码输出（LSB先输出)。
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第9题
(1)试用JK触发器构成二拍接收并行数据、四位单向移位寄存器。(2)试用D触发器构成单拍接收并行数据、四位单向移位寄存器。
（1)试用JK触发器构成二拍接收并行数据、四位单向移位寄存器。（2)试用D触发器构成单拍接收并行数据、四位单向移位寄存器。
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第10题
用VHDL设计一个串行4位奇偶校验电路，一组4位数码从X1输入，输入到第4个数码时，字同步信号X2=1，表示一个字(4位)输入结束，当4个数码中的"1”的个数为奇数时，输出Z=1，否则输出为0。
用VHDL设计一个串行4位奇偶校验电路，一组4位数码从X1输入，输入到第4个数码时，字同步信号X2=1，表示一个字（4位)输入结束，当4个数码中的"1”的个数为奇数时，输出Z=1，否则输出为0。
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