假定一个存储器系统支持4体交叉存取，某程序执行过程中，CPU访问的主存地址序列为3,9,17,2,51,37,13,4,8,41,67,10，则哪些地址访问会发生体冲突？

CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，问：（1)cache／主存系统的效率是多少;（2)平均访问时间是多少;

A.主存的读写时钟频率

B.主存的容量和编址模式

C.是否使用多体交叉结构

D.采用具体存储芯片的个数

E.采用全地址译码还是部分地址译码

假定采用多模块交叉存储器组织方式，存储器芯片和总线支持突发传送，CPU通过存储器总线读取数据的过程为:发送首地址和读命令需1个时钟周期，存储器准备第一个数据需8个时钟周期（即CAS潜伏期=8)，随后每个时钟周期总线上传送1个数据，可连续传送8个数据（即突发长度=8)。若主存和cache之间交换的主存块大小为64B，存取宽度和总线宽度都为8B，则cache的一次缺失损失至少为（）个时钟周期？

A.17

B.20

C.33

D.65

用定长指令字格式，指令由两个字组成，第一个字指明操作码和寻址方式，第二个字包含立即数Imm16。若一次存储访问所用时间为两个时钟周期(用readl和read2分别表示两个时钟周期内的操作控制信号)，每次存储访问存取一个字，取指令阶段第二次访存将Imm16取到MDR中，请写出下列指令在执行阶段(不考虑取指令过程)的控制信号序列，并说明需要几个时钟周期。

(1)将Imm16加到寄存器R1中，此时，Imm16为立即操作数，即R[R1]←R[R1]+Imm16。

(2)将存储单元Imm16中的内容加到寄存器R1中，此时，Imm16为直接地址，即

R[R1]←R[R1]+M[mm16]。

(3)将存储单元Imm16中的内容作为地址访问主存，将读出的内容再作为地址访问主存，然后将读出的内容加到寄存器R1中。此时，Imm16为间接地址，即

R[R1]←R[R1]+M[M[Imm16]]。

A.4

B.9

C.6

D.13

A.30,8

B.30,32

C.28,8

D.28,32

A.程序在CPU中存储并执行

B.程序在存储器中存储并执行

C.程序在存储器中存储，在CPU中执行

D.以上说法均不对

假定用若千个16Kx8位的存储器芯片组成一个64Kx8位的存储器，芯片各单元交叉编址，则地址BFFFH所在的芯片的最小地址为（)。

A.0000H

B.0001H

C.0002H

D.0003H